【招标公告】定制FPGA开发板（清采比选20261490号）延期公告

项目名称：定制FPGA开发板
项目编号：清采比选20261490号
公告开始日期：2026-10-27
公告截止日期：2026-11-03
采购单位：
付款方式：本合同生效后付50%，货物安装调试运行验收合格后付50%
联系人：
联系电话：
签约时间要求：成交后7个工作日内
到货时间要求：签订合同后30个自然日内
预算总价：***元
收货地址：北京市清华大学
供应商资质要求：符合《政府采购法》第二十二条规定的供应商基本条件
采购清单1
采购商品：定制FPGA开发板
采购数量：1
计量单位：套
所属分类：
预算单价：***.0
技术参数及配置要求：1、FPGA 主芯片型号：XCVU19P Virtex UltraScale+ 2、FPGA 逻辑资源：系统逻辑单元 8,938,000 3、FPGA DSP 资源：DSP Slice 3840 个 4、FPGA 片上存储：Block RAM 合计 224Mb 5、集成PCIe 接口：默认配置 Gen2 ×4；配套 100MHz 标准 PCIe 差分参考时钟；FPGA 内置硬核实现，无需外挂 PCIe PHY 6、集成USB2.0和USB3.0（Gen1 5Gbps）接口：外挂USB PHY 芯片（TUSB1310A）；FPGA GTY 对接 PHY，PIPE3.0 接口；数字链路时钟 125MHz（32bit PIPE），8b/10b 编码；向下兼容 USB2.0（480Mbps） 7、集成千兆以太网接口：RJ45 网口（内置隔离变压器）；外挂千兆 PHY（88E1510）；FPGA 侧 RGMII 接口；GMII/RGMII 工作时钟 125MHz；支持 10/100/1000M 自适应 8、SPI 接口：板载 2 路 QSPI （SPI 四通道），第1路用于Flash读取，第2路用于外设控制；板载4路SPI（单通道）主/从模式可配置；最高时钟 50MHz； 9、UART 接口：共 2 路；第 1 路用于控制台调试；第 2 路用于访问外设，最高波特率不低于115200bps 10、时钟系统：板载独立晶振：25MHz和100MHz；板载 Si534x 可编程时钟发生器；FPGA 内部 MMCM/PLL 可生成各路业务时钟；PCIe、USB3.0 PHY、千兆 PHY 分配独立参考时钟 11、提供开发板各类高速接口、外设驱动，封装I2C/SPI/UART、千兆网、USB和PCIe 等底层操作，配套寄存器读写、中断与状态管理，支持上层验证工程调用 12、调试接口：标准 JTAG 下载调试接口 典型应用场景：星闪 SLE/SLB 标准协议芯片ASIC 原型验证
由于该项目报价供应商数量不满足要求，本项目延期至2026-11-03 22:00
附件下载：采购文件.docx
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